突破2nm芯片设计瓶颈！SCALE框架利用自监督视觉语言模型解决布线设计规则违例

type

status

date

slug

summary

传统VLM的盲区与SCALE框架的诞生

诊断版图图像中的设计规则检查（DRC）违例，需要模型具备极其精确的几何推理能力和特定代工厂的规则知识。然而，这些对于通用视觉语言模型（VLM）而言，由于缺乏相关的专业训练数据，通常是无法胜任的。通用VLM无法准确理解复杂的物理层几何关联。

为了解决这一痛点，由Chia-Tung Ho、Haoyu Yang等多位顶尖研究人员联合提出了一种名为**SCALE**（Self-Supervised Constraint-Aware Layout GEneration）的全新框架。该框架专为先进工艺节点下的局部P&R DRV修复而设计，其核心创新在于引入了一个自监督的版图生成阶段。研究团队将多层版图几何图形序列化为结构化文本，通过微调语言模型，使其能够仅凭周围的后端（BEOL）上下文，在不需要任何违例标签的情况下，重建被随机掩码隐藏的多边形。

自动化生成与微调：打通DRC理解的任督二脉

SCALE框架的巧妙之处在于它的推理与生成机制。在推理阶段，系统结合自然语言规则约束和高温度采样（High-temperature sampling）技术，引导模型生成多种多样、容易出现违例的版图变体。

这些生成的版图变体会随后被送入工业级签核（Signoff）DRC检查工具中进行严格验证。通过这种方式，SCALE能够自动化地批量生产“带有DRC注释的版图-违例配对数据”。这些极其珍贵的领域专用数据被用于微调一个经过领域自适应的DRC-VLM。经过微调后的VLM不再是一个只会看图说话的通用模型，而是变成了一个精通版图几何学和制造规则的“专家”。

显著提升修复率：对芯片设计行业的影响

经过专门训练的DRC-VLM能够为局部DRV修复提供具备规则意识的几何指导，这在实际应用中产生了巨大的价值。根据研究团队在100个真实的2nm以下节点测试案例（涵盖了包围规则、间距规则、线宽规则以及颜色间距规则等多种复杂违例）中的验证，SCALE框架的介入使当前最先进（State-of-the-Art）自动化代理的DRV修复率大幅提升了12%至25%。

在最优情况下，修复成功率更是飙升至惊人的97%。这一突破性进展意味着，未来在先进制程芯片的物理设计阶段，工程师可以将大量繁琐的局部违例修复工作交由AI完成，从而极大缩短芯片的研发周期并降低流片风险。这种将生成式AI与工业级验证工具紧密结合的范式，为下一代EDA工具的发展指明了方向。

潜在风险与技术局限性

尽管SCALE框架展现出了令人瞩目的潜力，但在实际落地过程中仍有一些风险与局限性需要正视。首先，高温度采样虽然能增加生成版图的多样性以覆盖更多边缘违例情况，但也可能导致生成大量毫无物理意义或严重偏离常规设计的几何图形，从而无形中增加了工业DRC工具的验证负担和计算成本。

其次，由于先进节点的DRC规则高度依赖于特定的晶圆代工厂（如不同厂商的专属限制规则），这意味着针对某一代工厂微调出的DRC-VLM，很难直接零样本迁移到另一家代工厂的工艺中。每次工艺迁移都可能需要重新生成数据并进行耗时的微调。此外，将复杂的几何图形完全序列化为结构化文本，在处理极大面积的全芯片版图时，可能会面临序列长度爆炸导致的显存与算力瓶颈。

结论

SCALE框架的提出，标志着多模态大模型在半导体硬核科技领域的应用迈出了实质性的一步。通过创新的自监督学习方法和巧妙的数据生成闭环，它成功跨越了通用AI与专业EDA领域之间的鸿沟，为2nm及更先进节点的芯片设计提供了强有力的辅助工具。随着技术的不断迭代，生成式人工智能必将在物理设计自动化中扮演更加核心的角色。更多关于AI赋能半导体设计的前沿资讯与技术工具，请持续关注 aigc.bar 的后续深入报道。